集成电道的安顿相等搀和，动辄操纵数百万到数十亿个逻辑门数量（gate count），每一个逻辑门和其全班人器件的电性参数务必同时到达尺度，否则芯片或许无法平常运作。

　　一片晶调皮常稀罕十到数万个芯片，支持制程的均一性相称紧要。不仅要监控环节的电性和物性，使其在一切晶圆的周围内达到肯定法式（SPEC）；还得让每一片坐蓐的晶圆都抵达这一准则。因此必需引入统计制程统治来完整原料监控。 此刻主流的分娩体例是8英寸和12英寸的工厂，12英寸晶圆较8英寸大了2.25倍，制程的操纵难度也更大；不过工厂把大的晶圆利用在高阶的制程，对掌握的条目反而更高。由于工序相当繁复，从投片到产出也许包含近千个步伐，耗时一到三个月，必需使用创设经过 （pROcess flow）把握各阶段制程的材料。

　　芯片在出厂前要实行各项检测，以确认全盘分娩过程能达到上述条款。出厂检测蕴藏器件电性参数的量测（Wafer Acceptance Test， WAT），WAT量测包含大大批操纵器件的参数博鱼体育，如电阻器的阻值、 MOS的栅极氧化层电容值、MOSFET的特质等。这些电性参数可能反响制程工艺是否平常，而把握工艺对电性的影响更是制程研发的枢纽。

　　开启电压(Vt )是定义在MOS发作强反转的身分。以NMOS为例，量测时凡是将源极和衬底接地(Vs=Vsub=GND)，Vt 量测时漏极接在一个固定的小电压（Vd ≤0.1V），在栅极上冉冉加电压并量测漏出格的电流。当电流大于某一个设定值（比如，Id ＞0.1μA/μm）时加在栅极上的电压便是Vt 。

　　Vt 不常也用Gm Maximum的量测本事定义，gm 是指漏极电流随栅极电压的转化量，也便是Id−Vg 图的斜率 （见图12.1）。gm 在一共量测区线是不竭在移动的，取gm 的最大值地点的电压在Id−Vg 图上作总共线，这条线和Vg 的交点就是Vt 。 Sub-threshold swing则定义为在Vt 量测时在Id−Vg 图斜率的导数，也即是谈越低的swing值，MOS开启速度越快。驱动电流（Id ）定义为 MOS漏极和栅极上加安排电压所得回的电流，而泄电流则是指是把栅极电压设为0，漏极上加掌管电压所取得的MOS合断状态时的电流。

　　除了直流特性，MOS的相易特点也相等沉要。逻辑电路所优待的是CMOS运作的疾度，可能用环形振荡电途（Ring Oscillator，RO）来评估。RO快度越速，功用越好。在AC层面上商榷MOS的参数，除了培育Id 对RO的疾度有势必帮助外，对有效降落电路的寄生电容也会有相当大的襄理。寄生电容蕴含source和drain junction的电容，MOS布局内包含的电容和多重一直导线 栅极氧化层制程对MOS电性参数的熏染

　　MOSFET的电性参数独揽对集成电路甚为主要，可是也受制程的教化最多。就栅极氧化层而言，奈何在下降有效氧化层的厚度 （effective oxide thickness）、取胜氧化层的泄电流（leakage）、维持通道内载流子的变动率（mobility）、可靠性（Gate Oxide Integrity， GOI）之间到达平衡一直是要紧的课题；

　　在操纵上，高压器件必需能遭遇高电压，闪存对电子在氧化层中穿过爆发的可靠性条目很高，而逻辑制程则是必需两全功效和走电流。

　　栅极氧化层以在硅基材上氧化天生的氧化硅（SiO2 ）为主，巴望能达到最佳的载流子变化率和信得过性条款；有些利用则会利用上化学气相沉积（CVD）的氧化硅或其大家材料。制程微缩的历程中不竭钻营更薄的栅极氧化层以抵达更高的电容值，但这也换来个中的泄电流不休飞腾。氧化层在40nm以下泄电流已到不可歧视的形态，为了得到优越的支配，逐步从

　　这种一次整理多片的制程，转成快速升降温氧化（rapid thermal oxidation）加上电浆（plasma）掺氮的单片制程。掺氮的栅极氧化层（nitride oxide）能有效教育介电常数，同时降服漏电流，不过电浆掺入的氮极不沉静，制程谋略上必需求能加倍周详监控，才智达到均一性的要求。65nm的逻辑制程对氧化层的要求已到了极限，在某些操纵已达5 ～6个原子层的厚度，因此在65nm以下的手段节点首先导入高介电材料（high-k ）的执掌谋划，这在32nm以下的制程已成为主流。高介电材料（high-k ）大幅抬举了电容值并低落了泄电流，然而其对和硅基材接口的照料很是贫困，稍有失当，将大幅低重载流子变化率 （mobility）。

　　栅极材料重要是利用低压化学气相层积的多晶硅栅（poly gate），其沉点在于对栅极线宽（gate length）和氧化层接口浓度 （poly depletion）的把握。逻辑电途的逻辑栅要紧运用最小线宽的MOSFET，在这个条款下独霸的MOS电性参数由来

　　而对线宽左右迥殊敏感。短通途效应是栅极线 宽变窄时，源极和漏极的交互感触所致。

　　以0.25μm和0.13μm的制程为例，横轴是栅极的线宽，纵轴是MOS开启电压（threshold voltage，Vt ），途理组件打算区别（首要是指源极和漏极的PN junction的浓度散播），二者对栅极线宽退缩时的反响也就很不好像。 0.25μm的开启电压随着栅极线μm的开启电压不可是先升后降，其下降的曲线也是十分峻峭的。为了临蓐上有更好的驾驭，凡是会避开开启电压降下太快的地区，这得依靠超浅PN结（ultrashallow junction）的制程来完了。

　　在CMOS的制程中博鱼体育，多晶硅栅极的N型和P型是使用多晶硅的厚度，离子置入（implant）和热制程（thermal）举办颐养。可是随制程演进对超浅结的条目减弱了相称多的热制程，若栅极掺杂的浓度没有操纵好，栅极和氧化层的接口将形成掺杂浓度不敷的问题，而在MOS 独霸时在栅极内天赋额外的电容（junction capacitance），这将导致 MOS的有效氧化层厚度增长而降落效力。这状况叫做Poly depletion。

　　陪伴高介电质料（high-k ）的操纵引入了金属栅（metal gate）。 金属栅不会产生Poly depletion的题目，可是在原料的采选对功函数的琢磨相配紧要，必需要能分身N型和P型MOS的条件，不然在CMOS的立室性上就会发生题目，反而不能拔擢器件的效力。

　　是指对源极和漏极PN结深度的摒挡。为了对应横向制程微缩所带来的严重的短通道效应，结的纵向深度也务必实行向上治疗，以放松源极和漏极间空乏区互连接触所带来的漏电流（sub-threshold leak），这个历程中庸俗奉陪掺杂浓度的擢升以填补因结变浅所带来的串联阻值的延长。逻辑电路所操纵的源极和漏极junction包含两个小我，一为 LDD（Lightly Doped Drain），一为N+ 或 P+ （见图12.3）。LDD是指在spacer下面一个比较浅的junction，主要是用来左右通途内的电场宣扬和强度以征服热电子效应（hot carrier effect）。随着制程的演进， LDD的深度在65nm以下也已抵达200Å独揽，而所用的浓度与N+/P+ 比拟也不遑多让。对超浅结的收拾务必同时蕴藏LDD和 N+/P+ 。

　　要树立出浅并且浓的结供应许多制程的互相协作，首先供应笨拙量高浓度的杂质掺入技术，始末顽劣量离子置入 （ low energy implant）和较重掺杂元素（species）的接受把掺杂物送到离晶面较浅的名望；再加上高速的退火本事让掺杂物尽速被激活（activated）， 没能举办长程的扩散步履。比来制程的演进对退火速度的前提很高， 从炉管退火到RTA（rapid thermal anneal）soak anneal，再到spike anneal，现处处40nm已用到快闪退火（flash anneal）或雷射退火 （laser anneal）。越是速速姑且的高温退火，越能造出浅而低阻值的超浅结。

　　运 用 这 些 超 浅 结 技 术 时 ， 还 必 须 照 顾 到 漏 电 流 （ junction leakage）和电容（junction capacitance）博鱼体育。高的漏电流对芯片功耗有负面的熏染，而高的电容将减缓芯片把握的疾度。

　　金属硅化物（salicide）行使在栅极、源极和漏极上，可有效降低 MOS的串联电阻，并进一步拉长MOS把握的速度。在0.25μm以上的制 程以是Ti salicide为主，90nm以上的本领节点应用Co salicide，65nm以 下则转成Ni salicide。这些原料的改良主要是降落salicide阻值和减弱在小线宽栅极上破绽的双浸研究。

　　早期的芯片的运作速度是受MOS的疾度的范围，然而随着MOS疾 度 的 提 升 和 尺 寸 的 缩 小 ， 金 属 导 线 间 的 交 互 影 响 （ coupling capacitance）已起首大幅教化集成电途的速度（Fig），铜导线和低介 电常数原料（low k ）的运用假使已大幅下降金属导线制程的RC delay，不过如何利用介电常数更低的质地（ultra-low k ）来放松其对 速度的习染也已经此刻前进制程最重要的课题之一。多重连导线 （Interconnect）对RC delay的习染如图12.4所示。博鱼体育博鱼体育