电路里面所有的触发器都由同一个时钟驱动，所以必须构建时钟树、时钟网络，因此时钟到达哥哥触发器的时间不一样，则会引入时钟偏斜和时钟抖动问题：

　　全局异步设计跟同步设计最大的不同就是它的电路中的数据传输可以在任何时候发生，电路中没有一个全局的或局部的控制时钟。

　　同步异步时钟，指时钟源是不是同一个，假设是同一个PLL出来的，就能看成是同步时钟，不同PLL下即使是同频也是异步时钟

　　在一个性想的全局时钟控制下，只要电路的各个功能坏节都买现了时序收敛，整个电路就可以可靠工作了。由于 EDA 工具的广泛支持，b体育采用同步电路设计的方法是目前ASIC和 SoC 设计的基本要求。但是常大规模 ASIC 和 SoC芯片中都采用了全局异步、局部同步的方法。因此，在设计中必须要注意异步信号与同步电路的交互问题。

　　亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。

　　在这个期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

　　亚稳态不能从根本上消除,但可以通过采取一定的措施使其对电路造成的影响降低。

　　为了避免上节所述的亚稳态问题，就应当使参数 MTBF 尽可能的大，通常采用的方法是双锁存器法，即在一个信号进入另一个时钟域之前，将该信号用两个锁存器连续锁存两次，最后得到的采样结果就可以消除亚稳态问题。

　　采用边沿检测同步器电路。这种方法通常应用在慢速向快速时钟传递过程中，可以检测输入信号的上升沿,也可以检测它的下降沿b体育。输出的的与门间相差一个快时钟的延迟:

　　对于快时钟域到慢时钟域，通常采用脉冲同步器进行同步。这个电路结构中，最左边是快时钟域下的一个翻转电路。中间是慢时钟域的两级同步器，最后是慢时钟域一级触发器+一个逻辑门。

　　基本功能是从快时钟域取出一个单时钟宽度脉冲，然后在慢时钟域中建立另一个单时钟宽度的脉冲。对电路结构的功能分析:

　　电平同步器，输入信号必须保持两个接受时钟周期宽度，每一次同步之后，输入信号必须恢复到无效状态。

　　边沿检测同步器，适用于低频时钟域向高频时钟域传输，输入信号必须保持两个接受时钟周期宽度。

　　脉冲检测同步器,适用于高频时钟域向低频时钟域传输，输入的脉冲时间的距离必须保持两个接收时钟周 期以上。

　　信号从快时钟域到慢时钟域过渡时 ，慢时钟将可能无法对变化太快的信号实现正确采样；

　　上述同步器法对两个时钟之间的关系要求很严格，而“结绳法”适合任何时钟域的过渡。

　　这种结绳法的原理是，数据作为Din_clkA ，即当数据有上升沿(0-

　　1)时，寄存器1的输出将会稳定在高电平，此时等待CIkB采样；当CIkB完成采样后电路板，寄存器4会输出高电平，若此时Din_clkA为低电平，那么即可完成复位，开始下一次采样等待。

　　这里需要注意的是当数据来临(上升沿)时,ClkB域需要等待3个ClkB才会在寄存器4输出并完成输入端的复位，所以Din_CIkA如果变化较快，即持续时间短于3个CIkB，也就是Din_ClkA频率大于CIkB的1/3，那么这时Din_ClkA的变化将无法被采样到，因为CIkB域需要3个CIkB才能完成采样，并且此时Din_CIkA必须是低电平才能复位，采用异步复位。

　　在慢时钟采样快时钟的时候，结绳法适合采样数据较少(即脉冲间隔较大的控制信号。即脉冲间隔Ta

　　当两个信号中出现一点skew时,跨时钟域不一定能够正确在同一个时刻被采样到:

　　b_load和b_en同步至a_clk时钟域，如果这两个信号有一个小的ske导致在a_clk时钟域中两个信号并不是在同一时刻起作用，与在b_clk中的逻辑关系不同。

　　如果遇到不能合并的情况b体育，如译码信号。如果Bdec[0]、bdec[1]间存在skew将导致同步至a_clk中后译码错误，出现误码电路知识。

　　在这种情况下，建议加入另一个控制信号，确保bdec[0]、bec[1]稳定时采。例如在bdec[0]、bec[1]稳定输出后一到两个周期b_clk域输出一个en信号，通知a_clk域此时可以采bdec[O]、bec[1]信号。这样可确保正确采样。

　　考虑慢时钟的采样速率问题。因为根据采样定理，采样频率低于信号最高频率2倍的时候，是无法完整采样的。