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FPGA集成电路的动态老化试验

作者:小编    发布时间:2022-12-24 12:54:34    浏览量:

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  FP博鱼体育GA 是现场可编程门阵列(Field ProgrammingGate Array)的缩写,用户能够编写纪律对FPGA 内中的逻辑模块和I/O 模块从新陈设,以告终芯片的逻辑机能。连年来,FPGA芯片以其大边界、高集成度、高靠得住性、投资少、隐瞒性好、成立方便、使用壮健、可在线编程等甜头获得了雄伟的应用。随着FPGA 电说在军工和航空航天畛域的运用,其高可靠性尤为告急,为了降低电叙的可靠性,最好的方式是对电说举行筛选,其中老化试验就是筛选进程中最为主要的合键之一。

  研究到FPGA 电道的办事模式对比繁复,外部需要保存器害怕FLASH 对其实行安排,FPGA 材干动静劳动,因而国内寻常的FPGA 老化手段都采取了静态老化考查格式。这种静态老化考试形式生活着必需的缺陷,电说在老化历程中并没有受到确实的应力,是以并不能切实剔撤除早期失效的产品,其信得过性得不到担保。对FPGA 电道消息老化的寻找,进步老化考查请求的冷峭度,即可确保电道的高真实性央求。

  集成电讲的动态老化理论上吁请电路在其最高温度工作请求下全盘模拟本质工作形态,电路内中的逻辑单元都有机缘得到翻转,对付通常数字集成电讲都提供外部供应本能考试码来驱动电路管事。

  应付FPGA 电路的动静老化考查来叙,机能实验码是生存在外部保管器中的陈设序次,将顺序设备到FPGA 电讲内里,使内部的门阵列悉数工作起来,实行高笼罩率的逻辑节点的翻转,让其遵守法规的功能做事。是以本试探处事的合键在何如举办FPGA电路的顺序铺排。

  完整的FPGA 计算过程征求逻辑电道安排输入、性能仿真、综关及时序知道、告终、加载铺排、调试。FPGA 摆设就是将特定的行使挨次预备按FPGA布置历程变动为数据位流加载到FPGA 的内中保管器中,完毕特定逻辑职能的进程。由于FPGA 电途的内里存在器都是基于RAM 工艺的,是以当FPGA电讲电源掉电后,里面保全器中已加载的位流数据将随之丢失。因此,通常将布置竣工的FPGA 位流数据存于外部存储器中,每次上电主动实行FPGA电途配置加载。

  体制或芯片上电后,信号引脚PROG_B被拉低,FPGA的安排RAM留存器清空;同样,PROG_B上的逻辑低电平将会复位配置逻辑,并使FPGA 联合在清空设备保全器形式。惟有PROG_B 引脚联贯低电平,则FPGA 将不息清空它的部署RAM存在器,并使INIT_B 标识维系为低电平以声明部署在被清空。

  当PROG_B被释放时,FPGA将不时使INIT_B连接低电平,直到完工清空所有的摆设存在器。FPGA 在INIT_B记号的上涨沿检测其模式引脚M0、M1、M2。

  INIT_B 信号变为高电平后,摆设就可能开头了,不供给出格的暂停或等待周期。可是,陈设经过不消在INIT_B 改变之后就即刻先导。摆设逻辑惟有当位流的同步字被载漂后才开始执掌数据。当上电撤消铺排RAM保全器后,INIT_B标志引脚变高电平,可能起头载入配置数据:法规的位流起初是引入空隙字FFFFFFFFh,其次是同步字AA995566h,而后是博鱼体育一些陈设左右讯歇,紧跟后来的才是实在的位流数据帧和相干的CRC;位流的结果是CRC 校验和启动芯片加入办事态。FPGA 电讲配置过程图如图2 所示。

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