博鱼体育博鱼体育博鱼体育一种同化静态聚集电途与动态召集电途的集成电途，囊括：一第甲第，吸取一前级输出数据与权且钟信号，并发作一第一输出数据；一第二级，罗致第一输出数据与时钟灯号，并发生一第二输出数据；第头等包括：一触发器电途、一静态拼集电道、一消息召集电路与一多相位发生器；触发器电途的一数据输入端汲取前级输出数据，触发器电路的眼前钟输入端吸收时钟暗号，触发器电谈的一数据输出端发生一输入数据，静态凑合电途汲取输入数据并发作一中间数据，多相位发作器吸收时钟旗号并爆发一耽误的时钟密码，消息召集电路的一数据输入端罗致中心数据，

　　(19)中华苍生共和国国家常识产权局 (12)觉察专利申请 (10)申请公布号 CN 113935263 A (43)申请公布日 2022.01.14 (21)申请号 7.1 (22)申请日 2020.08.24 (30)优先权数据 109123697 2020.07.14 TW (71)申请人 金丽科技股份有限公司 地方 华夏台湾新竹市 (72)出现人 曾仲卿庄庆忠 (74)专利代劳机构 隆天学问产权代办有限公司 72003 代劳人 黄艳 (51)Int.Cl. G06F 30/32 (2020.01) G06F 30/327 (2020.01) 权益条件书1页 阐扬书6页 附图6页 (54)挖掘名称 夹杂静态组关电谈与动静召集电途的集成 电途及打算环节 (57)择要 一种羼杂静态凑合电谈与消息组关电途的 集成电谈，包罗：一第甲等，汲取一前级输出数据 与目前钟密码，并爆发一第一输出数据；一第二 级，吸收第一输出数据与时钟灯号，并发作一第 二输出数据；第优等包罗：一触发器电路、一静态 撮合电路、一消息齐集电讲与一多相位发作器； 触发器电途的一数据输入端吸收前级输出数据， 触发器电叙的片刻钟输入端接收时钟记号，触发 器电途的一数据输出端发生一输入数据，静态组 关电讲摄取输入数据并爆发一中央数据，多相位 发生器接收时钟旗号并产生一延长的时钟灯号， A 消息撮合电谈的一数据输入端罗致中间数据，该 3 动态齐集电路的刹那钟输入端汲取该伸长的时 6 2 5 钟灯号，该消息召集电说的一数据输出端发生该 3 9 3 第一输出数据。 1 1 N C CN 113935263 A 权柄条目书 1/1页 1.一种搀杂静态拉拢电路与动静拼集电路的集成电路，包括： 一第甲第，吸收一前级输出数据与短促钟记号，并发生一第一输出数据；以及 一第二级，罗致该第一输出数据与该时钟灯号，并产生一第二输出数据； 个中，该第甲等包括：一第一触发器电途、一第一静态撮合电途、一消息撮合电路与一 多相位产生器；该第一触发器电路的一数据输入端摄取该前级输出数据，该第一触发器电 说的短暂钟输入端吸收该时钟密码，该第一触发器电讲的一数据输出端发作一输入数据， 该第一静态凑合电途吸取该输入数据并产生一中央数据，该多相位爆发器汲取该时钟密码 并产生一拉长的时钟旗号，该动态聚关电路的一数据输入端接收该中央数据，该消息拼凑 电途的眼前钟输入端摄取该伸长的时钟灯号，该动静聚集电途的一数据输出端产生该第一 输出数据。 2.如权力条目1所述的集成电路，其中第二级包罗：一第二触发器电路与一第二静态组 闭电路；该第二触发器电路的一数据输入端吸取该第一输出数据，该第二触发器电路的一 时钟输入端吸收该时钟暗号，该第二触发器电道的一数据输出端贯穿至该第二静态拼凑电 路的一数据输入端，该第二静态拼集电谈的一数据输出端爆发该第二输出数据。 3.如职权要求1所述的集成电道，其中于该时钟信号的一第一周期，该第甲第整理该前 级输出数据并发作该第一输出数据；于该时钟旗号的一第二周期，该第二级拾掇该第一输 出数据并发生该第二输出数据。 4.如权柄前提1所述的集成电途，此中该多相位爆发器包括：串接的多个伸长元件以及 一多工器；第一个拉长元件吸取该时钟灯号，所述延伸元件的输出端贯穿至该多工器的多 个输入端，且该多工器的一输出端抉择性地连绵至所述输入端此中之一用以爆发该耽误的 时钟密码。 5.如权利条件1所述的集成电说的安排环节，囊括下列措施： 将该第甲等内部的该第一触发器电谈、该第一静态聚集电途、该动态组关电讲与该多 相位发生器设定为一巨集区块； 对该集成电途举行一创立与连线动作； 对该集成电谈进行一时钟树平均行动；以及 将该巨集区块回复为该第一触发器电途、该第一静态聚合电叙、该动态齐集电路与该 多相位产生器。 6.如权益要求5所述的集成电路的策画设施，个中于实行该建设与连线行为时，欺诳一 主动筑造与连线东西来布局该巨集区块与该第二级内的多个电子元件。 7.如权利条件5所述的集成电路的计划次序，其中该巨集区块的多个旗号输入端吸取 该前级输出数据，该巨集区块的临时钟输入端接收该时钟密码，以及该巨集区块的多个信 号输出端发生该第一输出数据。 8.如职权要求7所述的集成电路的安排次序，个中于进行该时钟树平均动作时，棍骗一 主动创立与连线器械来实行一时钟树合成手脚，使得该巨集区块的该时钟输入端与该第二 级的该时钟输入端所吸取的该时钟暗记同步。 2 2 CN 113935263 A 分析书 1/6页 夹杂静态拼凑电路与动态齐集电讲的集成电路及打算步伐 技术领域 [0001] 本发觉是一种集成电路(integrated circuit)及相合设计步伐，且非常涉及一种 羼杂静态拼凑电路(static  combinational  circuit)与消息撮关电途(dynamic  combinational circuit)的集成电讲及其合连打算步伐。 背景技艺 [0002] 一目了然，集成电道中包括各式成绩的多个子电讲(sub-circuit)。当集成电路运 行时，而每个子电道践诺对应的特定劳绩。为了让每个子电途之间可以顺手地传达数据，每 个子电路是依据时钟灯号(clock  signal)来运行。换言之，集成电路中的多个子电路可视 为多个级(stage)。举例来谈，按照时钟信号的运行，第一级所发作的数据可以通报至第二 级举办处理，而第二级所发作的数据还可再传送至第三级举办整理，并依此类推。 [0003] 请参照图1，其所示出为现有掌握于集成电说的电途图(circuit diagram)。集成 电途的电途图中包罗多个级110、120并依据时钟信号CLK来运行。每个级110、120中包括一 触发器电途(flip-flop  circuit)112、122与一静态拉拢电途(static  combinational  circuit)114、124。此中，触发器电途112、122的时钟输入端CKin吸取时钟密码CLK。再者，触 发器电路112、122中包罗多个锁存器(latch)。 [0004] 在第n级110中，触发器电途112锁存(latch)前头号的输出数据Dout 成为输入数 n-1 据Din 。再者，静态组合电讲114吸收并操持输入数据Din之后，发生第n级110的输出数据 n n Dout 。同理，第(n+1)级120中，触发器电路122锁存第n级110的输出数据Dout成为输入数据 n n Din 。再者，静态拼凑电途124汲取并办理输入数据Din 之后，发作第(n+1)级120的输出 n+1 n+1 数据Dout 。 n+1 [0005] 根底上，静态组合电路114、124可由各类静态逻辑元件(static  logic element) 召集而成。静态逻辑元件可为非门(反闸，NOT gate)、与门(及闸，AND gate)、与非门(反及 闸，NAND gate)、或门(或闸，OR gate)、或非门(反或闸，NOR gate)、异或门(互斥或闸，XOR  gate)等等。 [0006] 举例来叙，第n级110中的静态拉拢电叙114为加法器(adder)，第(n+1)级120中的 静态聚关电途124为乘法器(multiplier)，且输出数据Dout 中包罗A、B、C三个数值。 n-1 [0007] 第n级110中，触发器电谈112锁存(latch)前头等的输出数据Dout 成为输入数据 n-1 Din ，静态组关电途114将数值A与数值B相加，并且输出数据Dout 中包罗(A+B)与C两个数 n n 值。 [0008] 第(n+1)级120中，触发器电途122锁存(latch)输出数据Dout 成为输入数据 n Din ，静态聚合电路124将两个数值(A+B)与数值C相乘，而且爆发的数值(A+B)×C的输出 n+1 数据Dout 。 n+1 [0009] 于是，于时钟旗号CLK的第一个周期，第头号110依据A、B与C三个数值的输出数据 Dout 实行加法运算，并爆发(A+B)与C两个数值的输出数据Dout 。于时钟记号CLK的第二 n-1 n 周期，第二级120凭借(A+B)与C两个数值的输出数据Dout 举办乘法运算，并爆发(A+B)×C n 3 3 CN 113935263 A 发挥书 2/6页 的输出数据Dout 。 n+1 [0010] 固然，除了上述的加法器与乘法器除外，静态拼集电途114、124或许按照本色的设 计成各式算数逻辑电叙(arithmetic  logic circuit)，用以凭借时钟灯号CLK来依次进行 各种运算(operation)。 [0011] 当图1的电道图策画落成后，于制作成集成电途之前，必要举行结构(layout)动 作。亦即，在半导体基板(semiconductor  substrate)上对待电叙图中的每个电子元件 (electronic element)实行维持(placement)与连线(routing)行为。一般来谈，哄骗主动 修树与连线器械(automatic placement and routing tool，简称APR器材)即可完工布局 手脚。 [0012] 其中，APR器材为一电脑软件，可将电路图中的每个电子元件维持于半导体基板， 之后会举行各个电子元件之间的连线。再者，为了让集成电途可能顺手运行，APR器材还会 针对时钟记号CLK举办时钟树均衡(clock  tree  balancing)行动，也便是时钟树闭成 (clock tree synthesis，简称CTS)行动。 [0013] 根基上，时钟树均衡(clock  tree balancing)作为是用以抑止时钟途径(clock  path)，使得每甲等时钟输入端CKin摄取的时钟信号CLK同步(synchronous)。以图1为例，当 时钟树平均行动竣事后，于集成电说运行时，每优等110、120时钟输入端CKin所吸收的时钟 信号CLK会同时由低电平换取为高电平，也会同时由高准为更换为低电平。 [0014] 动静拉拢电说(dynamic combinational circuit)具有较高速、省面积、低耗能的 所长。因而，由消息逻辑元件(dynamic  logic element)所组成的动静凑合电途曾经被安排 在中心管理器(CPU)、形式单芯片(SOC)以及专门独霸集成电路(ASIC)中。 [0015] 消息撮关电路可由各式动静逻辑元件(dynamic  logic element)，比方动态非门 (动态反闸，dynamic NOT)、动静与门(消息及闸，dynamic AND)、动静与非门(动态反及闸， dynamic NAND)、动态或门(动态或闸，dynamic OR)、动静或非门(动静反或闸，dynamic  NOR)、消息异或门(动静互斥或闸，dynamic XOR)等等所组成。 [0016] 动静拼集电路紧要的特质在于诱骗时钟密码CLK来运行，于时钟信号CLK为低电平 时，为预充电相位(pre-charge  phase)。于时钟记号CLK为高电平日，为运算相位 (evaluation phase)。以下以消息与非门(dynamic NAND)的运营谋例来发挥。 [0017] 如图2所示，其为动态与非门(dynamic NAND)。于时钟暗记CLK为低电平(比方接地 电压GND)时，为预充电相位(pre-charge phase)，晶体管Mu开启(turn on)博鱼体育，晶体管Md封锁 (turn off)，电容器C被充电至供应电压Vdd。 [0018] 于时钟灯号CLK为高电平(比如供应电压Vdd)时，为运算相位(evaluation  phase)，晶体管Mu关关(turn off)，晶体管Md开启(turn on)，输出数据OUT凭借输入记号A 与输入灯号B来锐意。再者，当输入密码A与输入暗记B皆为高电平淡，输出数据OUT为低电 平。当输入旗号A与输入旗号B皆为低电平，概略输入密码A与输入旗号B此中之一为低电平 时，输出数据OUT为高电平。 [0019] 由以上的叙述可知，由各式动静逻辑元件(dynamic  logic element)所组成的动 态召集电路需要根据时钟旗号CLK来运行。 [0020] 然而，在集成电讲的各个级内部同时设计动静召集电谈与静态凑合电路时，哄骗 APR器材举行时钟树均衡(clock tree balancing)举动后，集成电说将无法正常的运行。 4 4 CN 113935263 A 施展书 3/6页 发觉内容 [0021] 本呈现提出一种羼杂静态聚集电叙与动静聚集电路的集成电路，席卷：一第头号， 吸取一前级输出数据与短暂钟旗号，并爆发一第一输出数据；以及，一第二级，摄取该第一 输出数据与该时钟信号，并爆发一第二输出数据；个中，该第一级囊括：一第一触发器电途、 一第一静态凑合电路、一消息拼凑电叙与一多相位爆发器；该第一触发器电讲的一数据输 入端吸收该前级输出数据，该第一触发器电途的短暂钟输入端吸取该时钟记号，该第一触 发器电途的一数据输出端爆发一输入数据，该第一静态撮闭电途汲取该输入数据并发作一 中央数据，该多相位产生器罗致该时钟暗号并发生一伸长的时钟密码，该动态齐集电路的 一数据输入端罗致该中央数据，该动静凑合电途的且自钟输入端汲取该耽误的时钟记号， 该动静召集电途的一数据输出端发作该第一输出数据。 [0022] 本察觉提出一种针对上述集成电说的安排步调，席卷下列步骤：将该第甲第里面 的该第一触发器电途、该第一静态拉拢电路、该动态拉拢电谈与该多相位产生器设定为一 巨集区块；对该集成电说举行一扶植与连线举动；对该集成电说实行眼前钟树均衡手脚；将 该巨集区块回答为该第一触发器电谈、该第一静态拼集电谈、该动静召集电途与该多相位 发作器。 附图分析 [0023] 为了对本发现的上述及其我方面有更佳的认识，下文特举优选践诺例，并关营附 图，作注意论述如下: [0024] 图1为现有专揽于集成电说的电讲图。 [0025] 图2消息与非门。 [0026] 图3为羼杂静态聚集电路与动态召集电谈的电叙图。 [0027] 图4为本发觉混关静态组合电途与动静拉拢电路的电途图。 [0028] 图5为多相位爆发器示希图。 [0029] 图6为本浮现的计划办法过程图。 [0030] 个中，附图标记阐扬如下： [0031] 110，310，410：第n级 [0032] 112，122，312，322，412：触发器电路 [0033] 114，124，314，324，414：静态拼集电途 [0034] 120，320：第(n+1)级 [0035] 316，416：动态拼集电路 [0036] 418：多相位产生器 [0037] 501～50y：延长元件 [0038] 520：多工器 细致推行办法 [0039] 在集成电说中计划混杂静态拼集电途与动态拼集电途时，至少见一级内中席卷动 态组合电途。请参照图3，其所示出为混杂静态齐集电途与消息召集电路的电路图(circuit  diagram)。 5 5 CN 113935263 A 阐明书 4/6页 [0040] 集成电谈的电说图中席卷多个级310、320并按照时钟暗号CLK来运行。第n级310中 席卷一触发器电途(flip-flop  circuit)312、一静态凑合电谈(static  combinational  circuit)314与一消息撮合电叙316。第(n+1)级320中席卷一触发器电叙322与一静态聚集 电说324。此中，触发器电路312、322的时钟输入端CKin吸取时钟旗号CLK。再者，触发器电道 312、322中席卷多个锁存器(latch)。 [0041] 在第n级310中，触发器电途312锁存(latch)前头等的输出数据Doutn-1成为输入 数据Dinn。再者，静态拼集电说314接收并处理输入数据Dinn后，发生中间数据 (intermediate data)Dx。此外，消息召集电道316的时钟输入端CKin汲取时钟密码CLK。而 凭借时钟密码CLK，消息拼集电路316汲取并摒挡中央数据Dx并发生第n级310的输出数据 Doutn。 [0042] 在第(n+1)级320中，触发器电说322锁存第n级310的输出数据Doutn成为输入数据 Dinn+1。再者，静态拼凑电叙324吸收并打点输入数据Dinn+1并产生第(n+1)级320的输出数 据Doutn+1。 [0043] 依照图3的电路图，当集成电路运行时，于时钟暗号CLK的前一个周期，第n级310必 须拾掇前甲第的输出数据Doutn-1，并发作第n级310的输出数据Doutn。于时钟暗号CLK的下 一个周期，第(n+1)级320必定摒挡第n级310的输出数据Doutn，并发作第(n+1)级320的输出 数据Doutn+1。 [0044] 图3的电道图打算告竣后，须要愚弄主动创设与连线东西(APR对象)来竣事结构动 作。由于图3的电途图为羼杂静态拼凑电路与动静聚集电途的安排，当APR器材针对时钟信 号CLK实行时钟树平衡(clock  tree balancing)后，会使得每一级时钟输入端CKin摄取的 时钟灯号CLK同步(synchronous)，并变成集成电道无法达成上述的运行。以下举行施展。 [0045] 了如指掌博鱼体育，静态聚集电路314从摄取输入数据Dinn起源到爆发中间数据Dx会有特 定的照料技能(processing time)。由于第n级310中触发器电途312的时钟输入端CKin与动 态召集电途316的时钟输入端CKin罗致的时钟密码CLK同步(synchronous)。换句线按照时钟灯号CLK而来源运行时，触发器电讲312正开头锁存输出数据 Doutn-1，于是也许决定静态召集电途314的中介数据Dx根底还没准备好(not ready)，导致 动态拼凑电说316无法接收切实的中介数据Dx而产生谬误的输出数据Doutn。 [0046] 为了解决上述标题让集成电路可能正常运行，本创造于混合静态聚集电路与动静 齐集电路的打算中更增添一多相位产生器，用以动态地诊疗时钟旗号的延长技能，使得集 成电路可能确实的运行。 [0047] 请参照图4，其所示出为本挖掘搀杂静态组合电途与消息拼集电途的电途图 (circuit diagram)。集成电途中包罗多个级410、320并依照时钟暗记CLK来运行。第n级410 中囊括一触发器电路412、一静态拼凑电路414、一多相位产生器(multi-phase generator) 418与一动态拼集电叙416。第(n+1)级320的机关与图3相像，此处不再赘述。个中，触发器电 途412、322的时钟输入端CKin汲取时钟灯号CLK。再者，触发器电道412、322中包括多个锁存 器(latch)。 [0048] 根据本展现的实行例，在第n级410中，触发器电说412的数据输入端汲取前一级的 输出数据Doutn-1成为输入数据Dinn，且由触发器电途412的数据输出端爆发输入数据 Dinn。再者，静态召集电叙414吸收并摒挡输入数据Dinn后，产生中心数据(intermediate  6 6 CN 113935263 A 表现书 5/6页 data)Dx。此外，多相位发作器418汲取时钟灯号CLK，并发作耽误的时钟信号CLK_d。动静组 关电路416的时钟输入端CKin摄取延伸的时钟灯号CLK_d，动态拼凑电叙416的数据输入端 摄取中央数据Dx，该动静拉拢电路的数据输出端产生输出数据Doutn。亦即，依照拉长的时 钟暗号CLK_d，动静组关电路416吸取并拾掇中间数据Dx并发作第n级410的输出数据Doutn。 [0049] 一样地，在第(n+1)级320中，触发器电途322的数据输入端罗致第n级310的输出数 据Doutn成为输入数据Dinn+1，且由触发器电途322的数据输出端发生输入数据Dinn+1。而 静态撮关电途324吸取并治理输入数据Dinn+1并爆发第(n+1)级320的输出数据Doutn+1。 [0050] 由于静态聚集电道414从摄取输入数据Dinn来源到发生中央数据Dx会有特定的处 理时间(processing  time)。因而，欺诳多相位爆发器418发生延伸的时钟暗记CLK_d，并且 抑遏拉长的时钟暗记CLK_d的相位过时时钟信号CLK至少该管理工夫。所以，当动静拼集电 途416凭借耽误的时钟灯号CLK_d而根源运行时，能够必定静态齐集电路314的中介数据Dx 仍旧筹划好(ready)，而动态聚合电路416则罗致中介数据Dx并成功地爆发输出数据Doutn。 [0051] 凭据以上的阐述，当集成电路正常运行时，于时钟暗记CLK的前一个周期，第n级 410料理前优等的输出数据Doutn-1，并发作第n级410的输出数据Doutn。于时钟暗号CLK的 下一个周期，第(n+1)级320处理第n级310的输出数据Doutn，并发生第(n+1)级320的输出数 据Doutn+1。 [0052] 请参照图5，其所示出为多相位产生器示图谋。多相位爆发器418席卷多个串接的 伸长元件(delay element)501～50y，每个延迟元件501～50y能够将汲取的时钟旗号延后 一个耽误技艺(delay  time)。此中，第一个伸长单元501吸取时钟旗号CLK发作时钟密码 CLK1，第二个延迟单元502罗致时钟暗号CLK1产生时钟记号CLK2，依此类推...，第y个延伸 单元50y吸取时钟暗记CLKy-1产生时钟灯号CLKy。另外，多工器520吸取多个延长元件501～ 50y所爆发的时钟灯号CLK1～CLKy。多工器520的输出端可以毗连至多个输入端个中之一， 用以采选多个时钟暗号CLK1～CLKy其中之一，使得输出端发作延迟的时钟记号CLK_d。换言 之，于集成电途运行时，内部的强迫电路(未示出)或许凭据静态聚关电途414的料理技艺 (processing  time)，通过多工器520来拣选合适的拉长的时钟密码CLK_d至动静聚合电路 416。 [0053] 再者，本呈现提出夹杂静态召集电路与动态齐集电途的打算步调。请参照图6，其 所示出为本发明的计划步调经过图。 [0054] 当集成电道的电说图设计结束后，将具有同化静态聚合电说与动态聚闭电途的级 (stage)内部的触发器电途、静态齐集电途、动态聚关电讲与多相位产生器设定为一巨集区 块(macro  block)(设施S602)。依据本呈现的履行例，巨集区块可视为一个电子元件 (electronic element)。以图4的电路图为例，该巨集区块包罗：触发器电路412、静态拼凑 电说414、动静拉拢电途416与多相位发作器418。再者，巨集区块的多个暗记输入端罗致前 优等的输出数据Doutn-1、片刻钟输入端CLKin罗致时钟灯号，以及多个暗记输出端发作输 出数据Doutn。 [0055] 接着，对集成电路实行设备与连线)。也即是讲，欺诈APR工具来布 局巨集区块以登科(n+1)级320中的其他电子元件。 [0056] 之后，对集成电途进行时钟树平衡(clock  tree balancing)四肢(办法S606)。亦 即，欺诈APR对象来针对时钟灯号举行时钟树合成动作，并使得巨集区块与第(n+1)级的时 7 7 CN 113935263 A 阐述书 6/6页 钟输入端CKin所吸取的时钟记号CLK同步(synchronous)。 [0057] 接着，将巨集区块回复为触发器电途412、静态拼凑电谈414、动静撮闭电途416与 多相位产生器418的毗连干系(方法S608)。 [0058] 由以上的叙述可知，哄骗APR器械实行时钟树平衡手脚时，APR器材仅针对巨集区 块的时钟输入端以及其他们级的时钟输入端来实行时钟树关成(CTS)行为。是以，APR工具并 不会针对巨集区块内中消息拼集电道的时钟输入端举行时钟树平均行为。 [0059] 再者，于时钟树平衡作为已毕后，再将巨集区块回答为触发器电路、静态拼凑电 途、消息拉拢电路与多相位发作器。所以，可使得动态凑关电路的时钟输入端与触发器电途 的时钟输入端所汲取的时钟密码CLK各异步，并使得集成电路能确凿地运行。 [0060] 综上所述，纵然本发觉已以优选实施例果然如上，然其并非用以控制本发觉。本发 明所属技艺周围中时间人员，在不离开本发掘的魂灵和鸿沟内，当可作各种的转动与梳妆。 所以，本涌现的护卫范围当视职权条款所界定者为准。 8 8 CN 113935263 A 说明书附图 1/6页 图1 9 9 CN 113935263 A 阐扬书附图 2/6页 图2

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